パッケージ 技術情報

豊富なラインナップ：
2チップスタックドCSP（2層）、3チップスタックドCSP（3層）、 4チップスタックドCSP（4層）、5チップスタックドCSP（5層）の技術を保有しており、それぞれ幅広いパッケージラインアップを揃えております。

小型／薄型化：
従来のプラスチックパッケージに、複数個のICを積層することにより実装面積の低減が可能。
また、ウエハの薄型化技術により、パッケージ高さ1.4mm(MAX.)を実現。

機能の複合化：
“ASIC＋メモリ”など、種類もサイズも異なる複数個のICの1パッケージ化が可能なため、機能の複合化を実現。

同一サイズのIC積層可能：
同一サイズのICを積層可能なため、メモリの大容量化などに貢献。

実装面積の削減：
4チップスタックドCSP
メモリチップを4個搭載した場合と比較すると、2チップスタックドCSP2個、または3チップスタックドCSP＋CSPでは、実装面積を1/2、また重量を1/2に削減できます。

断面構造例：5チップスタックドCSP

実装面積の削減：
従来のプラスチックパッケージにIC 2個を搭載することにより、実装面積の削減が可能。

機能の複合化：
“ASIC+メモリ”など、種類もサイズも異なる複数個のICの1パッケージ化が可能なため、機能の複合化を実現。

メモリの大容量化：
2つの同一メモリICを搭載する場合、同一面積あたりのメモリ容量が倍増。

断面構造例

多段積層化：
パッケージスタック技術により、メモリの大容量化や、メモリおよびロジックを混載したシステムの実現が可能。
複合メモリの場合、厚さ0.5mmのパッケージに2チップを搭載し、パッケージを3次元的に多段積層することにより、メモリの大容量化を実現します。

実装面積の削減／薄型化：
複数個のパッケージを多段積層することにより、1パッケージ分の面積で実装可能なため実装面積を削減。
また、6チップのメモリを積層する場合でも、パッケージ高さ1.5mm(MAX.)の薄型化が可能です。

機能の複合化：
メモリやASICなど、各種LSIを搭載したパッケージの組み合わせが容易になるため、高機能化／多機能化を容易に実現できます。

断面構造例