IC関連 技術情報
パッケージ SiP（System in Package）
システム・イン・パッケージとは、複数個のICまたはパッケージを積層することによりメモリの大容量化や機能の複合化を実現する高密度実装技術です。
システム・イン・パッケージ技術には大きく分けて2つの方法があり、
1つはパッケージの中に複数個のICを積層するチップスタックドパッケージ技術で1個のパッケージ内に5層までのチップスタックが可能です。
もう1つは、1個のパッケージの中に1～2個のチップを積層して、複数個のパッケージを3次元的に積層するパッケージスタック技術で5チップ以上の積層が可能です。
システム・イン・パッケージ技術の採用により、携帯電話、デジタルカメラなどのアプリケーションの小型軽量化、高機能化を実現します。
チップスタックドCSP
| 特長 | 豊富な ラインナップ |
2チップスタックドCSP（2層）、3チップスタックドCSP（3層）、 4チップスタックドCSP（4層）、5チップスタックドCSP（5層）の技術を保有しており、 それぞれ幅広いパッケージラインアップを揃えております。 |
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| 小型／薄型化 | 従来のプラスチックパッケージに複数個のICを積層することにより、実装面積の低減が可能です。 また、ウェーハの薄型化技術により、パッケージ高さ1.4mm（MAX.）を実現しました。 | |
| 機能の複合化 | “ASIC＋メモリ”など、種類もサイズも異なる複数個のICの1パッケージ化が可能なため、機能の複合化を実現します。 | |
| 同一サイズの IC積層可能 |
同一サイズのICを積層可能なため、メモリの大容量化などに貢献します。 | |
| 実装面積の削減 | 4チップスタックドCSP 弊社のメモリチップを4個搭載した場合と比較すると、2チップスタックドCSP2個、 または3チップスタックドCSP＋CSPでは、実装面積を1・2、または重量を1/2に削減できます。 |
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| 断面 構造例 |
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チップスタックドTSOP/QFP*/VQFN/HQFN
| 特長 | 実装面積の削減 | 従来のプラスチックパッケージにIC2個を搭載することにより、実装面積の削減が可能です。 |
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| 機能の複合化 | ASIC+メモリ”など、種類もサイズも異なる複数個のICを1パッケージ化でき、機能の複合化を実現します。 | |
| メモリの大容量化 | 2つの同一メモリICを搭載する場合、同一面積あたりのメモリ容量が倍増します。 | |
| 断面 構造例 |
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パッケージスタック
| 特長 | 多段積層化 | パッケージスタック技術によりメモリの大容量化や、メモリおよびロジックを混載したシステムの実現が可能です。 複合メモリの場合、厚さ0.5mmのパッケージに2チップを搭載し、パッケージを3次元的に多段積層することにより、メモリの大容量化を実現します。 |
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| 実装面積の削減 ／薄型化 |
複数個のパッケージを多段積層することにより1パッケージ分の面積で実装可能なため、実装面積を削減できます。 また、6チップのメモリを積層する場合でも、パッケージ高さ1.5mm（MAX.）の薄型化が可能です。 | |
| 機能の複合化 | メモリやASICなど、各種LSIを搭載したパッケージの組み合わせが容易になるため、高機能化、多機能化を容易に実現できます。 | |
| 断面 構造例 |
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